組み合わせ論理の定義
組み合わせロジックは、現在の入力によってのみ出力を変更できるタイプのロジックです。
組み合わせ論理回路| 組み合わせ論理回路とは
組み合わせ回路は、電流入力が電流出力のみを変更できるタイプの回路です。 この回路は、動作にクロックを必要としないため、クロック独立回路とも呼ばれます。 この回路にはメモリ要素やフィードバック パスがないため、データを保存することはできません。 組み合わせ回路は、論理ゲートを組み合わせて設計することができます。 組み合わせロジックで使用される回路は、コーディング、デコード、エラー検出、操作などに使用されます。 組み合わせロジックの基本回路は、マルチプレクサ、デコーダー、エンコーダー、シッター、加算器、減算器などです。
図. 組み合わせ回路のブロック図。
組み合わせ論理回路は、「n」個の入力変数と「m」個の出力変数を持つことができます。 「n」入力変数の場合、2n 入力変数の可能な組み合わせ。 入力変数の一意の組み合わせごとに、可能な出力の組み合わせは XNUMX つだけです。 出力関数は常に入力変数の観点から表現されます。 真理値表またはブール式は、組み合わせ回路の出力と入力の間の関係を決定できます。
組み合わせ論理回路の種類
組み合わせ回路の分類は、使用されているアプリケーションに基づいています。
- 算術論理演算回路：加算器、減算器、コンパレータなど
- データ伝送: マルチプレクサ、デマルチプレクサ、エンコーダなど
- コードコンバーター：バイナリコードコンバーター、BCDコードコンバーターなど
組み合わせ論理ゲート
組み合わせ論理ゲートは、組み合わせてデジタル電子回路の回路を形成する基本的なゲートです。 論理ゲートは、基本的なブール関数 (たとえば、ゲート、NAND ゲート、OR ゲート、NOR ゲートなど) の実装に最適です。
ANDゲート：
AND ゲートには、1 つ以上の入力と 0 つの出力があります。 出力が高いということは、すべての入力が高い場合に「XNUMX」を意味します。 それ以外の場合、結果が低い場合は「XNUMX」を意味します。
図. ANDゲートの論理図
ORゲート：
OR ゲートには、1 つ以上の入力と 0 つの出力があります。 出力が高いということは、少なくとも 2,3 つの入力が高い場合に「XNUMX」を意味します。 それ以外の場合、結果は低、つまり「XNUMX」です。 ただし、商用 OR ゲートでは、XNUMX、XNUMX、および $ 入力タイプを使用できます。
図. ORゲートの論理図
ないゲート:
NOT ゲートには 1 つの入力と 0 つの出力があります。 入力がハイの場合は「XNUMX」を意味し、NOT ゲートの出力はロー、つまり「XNUMX」を意味します。
図. NOTゲートの論理図
NAND ゲート:
NAND ゲートは NOT AND を意味し、ここでは AND ゲートの出力が NOT ゲートに入力されます。 ANDゲート真理値表から出力変数を補完してNANDゲートを設計できます。 論理入力がすべてハイの場合、NAND ゲートの結果はローです。 それ以外の場合、出力は高くなります。
図. NANDゲートの論理図
NORゲート：
NORはNOT ORゲートを意味します。 ここで、OR ゲートの出力が NOT ゲートに入力されます。 すべての出力変数を補完することにより、OR ゲートの真理値表から設計された NOR ゲート。 すべての入力がローの場合、NOR ゲートの出力はハイです。 それ以外の場合、出力は低くなります。
図. NORゲートの論理図
XORゲート：
XOR ゲートは排他的 OR ゲートを意味し、EX-OR ゲートとも呼ばれ、1 つの入力と 0 つの出力があります。 XNUMX つの入力ゲートの場合、XOR ゲートの出力はハイであり、入力ビットが異なる場合は「XNUMX」を意味し、出力が低い場合は類似の入力がある場合は「XNUMX」を意味します。
図 XORゲートの論理図
XNOR ゲート:
XNOR は排他的 NOR ゲートを意味し、EX-NOR とも呼ばれます。 EX-OR ではありません。 1 入力 XNOR ゲートの出力はハイです。つまり、入力が類似している場合は「XNUMX」、入力と異なる場合は「ロー」です。
図 XNORゲートの論理図
組み合わせ論理の例| 組み合わせ論理回路例
半加算器:
半加算器は、XNUMX ビットを加算できる組み合わせ回路の例です。 入力は XNUMX つあり、それぞれ XNUMX ビットと XNUMX つの出力で、XNUMX つはキャリー出力、もう XNUMX つは合計出力です。
図. AND ゲートと XOR ゲートで設計された半加算器の論理図。
全加算器:
全加算器は算術組み合わせ回路の一例です。 ここでは、一度にビットを追加でき、XNUMX つの出力合計とキャリーがあります。 半加算器では、一度に XNUMX ビットしか加算できませんでした。 全加算器はその制限を克服します。 巨大な XNUMX 進数を加算するには、全加算器が不可欠です。 ただし、XNUMX つの全加算器は一度に XNUMX ビットの XNUMX 進数しか加算できませんが、全加算器をカスケード接続することで、より広範な XNUMX 進数を加算できます。 ただし、XNUMX つの半加算器を組み合わせることで、全加算器を作成できます。
図 全加算器のブロック図
半減算器:
ハーフ減算器は、XNUMX つの入力ビットの減算を実行し、XNUMX つの出力 (XNUMX つは差分、もう XNUMX つは借用) を提供する算術組み合わせ回路です。 減算回路の設計は、主に加算器の設計に似ています。 借用入力は考慮できません。
図. AND ゲート、NOT ゲート、XOR ゲートで設計されたハーフ減算器の論理図。
全減算器:
フル 減算器 は算術結合回路でもあり、XNUMXつのXNUMXビット入力の減算を実行できます。入力は被減数、減数、および借用です。 XNUMXつの出力を生成します。XNUMXつは入力の差として、もうXNUMXつは借用として生成します。
図. フル減算器のブロック図
マルチプレクサ:
マルチプレクサには複数の入力と 2 つの出力があり、必要に応じて一度に XNUMX つの入力を選択するセレクタ ラインがあります。 それは出力ラインに送信され、ここでの「n」個の入力には、選択ラインの「m」個が必要です。ここで、n = XNUMX です。m. また、イネーブル入力ラインがあり、必要に応じてマルチプレクサをカスケード接続したり、さらに拡張したりできます。 データセレクターとも呼ばれます。 16:1 は、IC 形式で入手可能な最大のマルチプレクサです。
図. マルチプレクサのブロック図
デマルチプレクサ:
デマルチプレクサには、2 つの入力と複数の出力しかありません。 一度に XNUMX つの出力ラインを選択するセレクター ラインがあります。 選択ラインを使用すると、必要に応じて入力信号を多くの出力ラインに分配できます。 ここでの「n」個の出力行には、選択行の「m」個が必要です。ここで、n = XNUMX です。m. デマルチプレクサ XNUMX進化XNUMX進コンバーターとして機能します。
図. デマルチプレクサのブロック図
コンパレータ：
コンパレーターは、XNUMX つの n ビット数の大きさを比較し、出力として相対的な結果を提供できる組み合わせ回路です。 XNUMX つの出力を持つことができます。 たとえば、A と B をコンパレータに提供する入力は、A と B が n ビットの数値で、コンパレータの出力が A になります。 B. 回路は入力の大きさをチェックして比較します。 A=B、A>B、A には異なる出力ポートがあります。
図 n ビットコンパレータのブロック図
エンコーダ：
世界 エンコーダは組み合わせ回路です。 それは2を持っていますn 入力行であり、n ビットのコード入力に対応する「n」個の出力行があります。
図 エンコーダのブロック図
デコーダ：
バイナリn入力ラインを最大2ラインに変換する回路ですn 出力ライン。
図. デコーダのブロック図
BCD加算器:
BCD 加算器は、BCD 番号、桁、および BCD 形式で生成された出力を加算するために使用される算術組み合わせ回路です。 場合によっては、BCD 加算器の出力が有効な BCD 番号である場合があり、無効な出力に 0110 を追加することで、その無効な BCD 番号を有効に変換します。
BCD減算器:
BCD 減算器は、BCD 番号の減算を行うものです。 9 つの入力 BCD 数を取り、一方を A、もう一方を B とすると、BCD 数の減算は、B の補数を A に加算することと同じです。BCD では、減算 10 補数または XNUMX 補数法が使用されます。
ALU (算術論理ユニット):
算術論理ユニットの回路は、組み合わせ回路として広く使用されており、この回路は、プロセッサのすべての算術および論理演算を実行するために使用されます。 ALUは、マイクロプロセッサの心臓部として知られています。 マイクロコントローラ.
MSIとLSIを組み合わせたロジック
MSI は「中規模統合」の略で、30 つの IC チップに 1000 から XNUMX の電子部品を含めることができます。 LSI は「大規模集積回路」の略で、何千ものコンポーネントを組み込み、XNUMX つの IC に統合することができます。
MSI と LSI を使用した加算器:
真理値表:
| A | B | C | S | C |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 1 |
| 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 |
合計の式:
S=AB'C+A'BC+AB
キャリー：
C=AB'C+A'BC+AB
図. MSI または LSI 回路での Full-Adder の実装。
組み合わせ論理設計 |組み合わせ論理回路を設計する
組み合わせ論理を設計する目的:
- 回路から必要な出力を得るには。
- 経済的な回路とは、最小限の費用で回路を構築することを意味します。
- 回路の複雑さは可能な限り減らす必要があります。
- 最小限のゲート数で、デジタル回路は回路全体の遅延を最小限に抑えるように設計する必要があります。
組み合わせ回路は、マルチプレクサを使用して設計できます。設計手順は次のとおりです。
- 必要な回路の入力変数と出力変数の数を決定します。
- ゲット 必要な回路の真理値表または論理図.
- 真理値表またはロジックから、ダイアグラムは必要な回路のブール式を決定し、それを minterms に展開し、それぞれがマルチプレクサの一意のデータ ラインを定義します。
- 'n' 個の入力の場合、変数は 2 を取得しますn 1 マルチプレクサに。
- 選択ラインと入力の助けを借りて、希望する回路に従ってマルチプレクサから出力を得ることができます。
論理ゲートを使用した組み合わせ回路設計
組み合わせ論理回路の設計はゲートで行うことができますが、ゲートは実際にはICとして入手できます。 異なるゲートには、異なる IC 番号の他の IC が用意されています。
必要な組み合わせ論理回路を取得するための手順または手順:
- 指定された真理値表、ブール ステートメント、または式を使用して、操作に必要な入力変数または出力変数の数を決定します。
- 積和 (SOP) または積和 (POS) の形式で式を導出します。
- ブールリダクション法または K-map を使用して式をリデュースします。
- 簡略化された式により、論理図に必要なゲート数で回路を設計できます。
組み合わせ論理の機能
組み合わせロジックの機能は、真理値表、論理図、またはブール式で定義できます。
真理値表: 真理値表は、論理回路の入力変数と関連する出力の組み合わせのすべての可能なバイナリの組み合わせの表形式のリストです。 入力ビットまたは出力ビットには、「0」と「1」の 2 つの可能性しかありません。 入力数が「n」の場合、XNUMX になります。n 組み合わせ。 この表には、入力の組み合わせを表す XNUMX つの行と、出力の組み合わせを表すさまざまな行があります。 これは、回路の論理図またはブール式から取得できます。
論理図: 論理図は、主に基本的な論理ゲートと回路のいくつかの記号表現で構成されています。 これは、論理ゲートの相互接続を示しており、いくつかの信号線 (イネーブル、選択線、制御線など) を表しています。 回路の機能を定義するために使用されます。 ブール式または回路の真理値表で取得できます。
ブール式: これは、入力変数と出力変数の組み合わせから形成される方程式です。 ここでは、式は主に入力変数の出力変数を定義するために使用されます。 この式は、回路の真理値表または論理図から導き出すことができます。
組み合わせ論理回路の実例
現実には、計算機の組み合わせ回路、RAM（ランダムアクセスメモリ）、通信システム、CPU（中央演算処理装置）の演算・論理演算ユニット、データ通信、wi-fi、携帯電話、コンピュータなど。は、組み合わせ回路が使用される実際の例です。
組み合わせ論理の解析手順
組み合わせ回路解析は、特定の論理回路または回路図の解析です。 ここから、回路に関する情報を収集できます。 アン 分析は、回路の動作をその仕様で検証することです。 回路の分析 ゲート数の削減、最適化、遅延の削減、または回路を別の必要な形式に変換するために使用できます。
組み合わせ論理の解析手順：
- 回路の出力変数を決定し、入力変数と出力変数を含む回路の真理値表または論理図を取得してみてください。
- 回路の真理値表または論理図を通じて、入力変数と出力変数を使用してブール関数を定義します。
ループ組み合わせロジックの Verilog
組み合わせループとは何？
組み合わせループは、組み合わせロジック (XNUMX つまたは複数の組み合わせロジック ゲートで構成できる) の出力が、フィードバック パスにメモリ エレメントなしで同じロジックにフィードバックされるループです。
組み合わせループの種類:
- ラッチと同等ではない
- ラッチ相当
図 組み合わせループ型ラッチ
ループの組み合わせロジックの Verilog:
If(sel==1'b0)
Y = I0;
ほかに
Y = Y;
ここでは、ラッチに相当する組み合わせループが実装されています。
CMOS 組み合わせ論理回路| 組み合わせ論理ネットワーク
スタティック CMOS は、パフォーマンスがよく、消費電力が少ないため、回路に広く使用されています。 CMOS ゲートは、プルアップ ネットワーク (PUN) とプルダウン ネットワーク (PDN) の組み合わせです。 入力はプルアップ回路とプルダウン回路の両方に分配されます。
プルアップ ネットワークの機能は、出力を「1」にする必要があるときに出力を電圧源に接続することです。 一方、プルダウン ネットワークは、出力が「0」になることを意図している場合に、グラウンドと出力の間の接続を提供します。 プルダウン回路はNMOS、PUNはPMOSを採用。 ＮＭＯＳは直列に接続してＡＮＤ機能を形成し、並列に接続するとＯＲ機能を形成する。 並列の PMOS は NAND 機能として出力し、直列は NOR 機能を形成します。
図. 半加算器の CMOS ダイアグラム。
CMOS は相補的なネットワークです。 これは、プルアップ ネットワークでの並列接続の場合、プルダウン ネットワークでの直列接続があることを意味します。 相補ゲートは通常反転しています。 2 段で、NAND、NOR、XNOR などの機能を実行でき、AND、OR、XOR などの非反転ブール機能には、追加のインバータ段が必要でした。 n 入力論理ゲートを実装するためのトランジスタの数は XNUMXn です。
MUX 組み合わせロジック
MUX、つまりマルチプレクサは組み合わせ論理設計であり、出力は 2 つだけで、複数の入力を持つことができます。 XNUMX の 'n' 選択行がありますn 入力、セレクタ ラインは、出力ラインに接続する入力ラインを選択するために使用します。
図. 4:1マルチプレクサのブロック図
4:1 マルチプレクサーの真実のタブ:
| S1 | S2 | Y |
| 0 | 0 | I0 |
| 0 | 1 | I1 |
| 1 | 0 | I2 |
| 1 | 1 | I3 |
論理ゲートを使用した単純なコンビネーション ロック
単純な組み合わせの外観は、XOR ゲートと NOR ゲートで設計された回路です。XOR ゲートはビット コンパレータで、NOR ゲートは制御されたインバータとして使用されます。 XOR を使用して、入力とキー コードを少しずつチェックして比較できます。 入力がキーコードと完全に一致すると、ロックが解除されます。 入力と同じでない XOR が出力として「1」を提供する場合、出力は NOR ゲートを通過します。 このようにして、ゲートを使用して簡単なロックを設計できます。
組み合わせ論理回路アプリケーション
組み合わせ論理回路は、デジタル電子回路の基本回路でもあります。 順序回路 記憶素子との組み合わせ回路から設計されています。
これらの回路は、コンピュータやマイクロプロセッサの ROM の設計に使用されます。 ROM (Read Only Memory) は、エンコーダ、デコーダ、マルチプレクサ、加算回路、減算回路など、すべての組み合わせ回路で設計されています。
一方、プロセッサ内のALU (算術論理演算装置) も組み合わせ回路であり、主に加算器、減算器などで構成され、あらゆる演算を実行します。
エンコーダーとデコーダーは、ある形式のデータを別の形式に変換するために使用されます (XNUMX 進数から XNUMX 進数など)。 これらは、一方の端から他方の端にデータを転送するための通信で一般的に使用されます。 この回路は、必要に応じて同期を提供します。 これらの助けを借りて、より正確に操作を実行できます。
マルチプレクサを使用して、単一のラインでデータを転送します。 この回路は、放送、電信などに使用されます。
組み合わせ論理回路のデメリット
半加算器の制限または欠点は全加算器によって克服されますが、全減算器は半減算器の制限を克服します。
マルチプレクサの欠点: 特定のシーケンスで使用できるポートの使用の制限。 回路が遅延を引き起こす可能性があります。
デマルチプレクサの欠点: 帯域幅の浪費、同期による遅延の可能性があります。
エンコーダーの欠点: 複雑な回路は磁気干渉を受けやすい。
全体として、回路が大きくなるにつれて、組み合わせ回路は複雑になります。 より大きな回路では、伝播遅延が大きくなる可能性があり、メモリ要素がありません。
組み合わせ論理回路 MCQ | 組み合わせ論理回路の問題と解決策 | よくある質問
組み合わせ論理とは何ですか その特徴は何ですか ?
に記載 組み合わせ論理回路 の項目を検索します。
Combinational Logic Circuits の 1*4 Demultiplexer とは何ですか?
1 から 4 のデマルチプレクサには、XNUMX つの選択ライン、XNUMX つの出力と XNUMX つの入力があります。 入力データは、選択ラインに従って出力ラインに接続されます。
図 1:4デマルチプレクサのブロック図
真理値表:
| 入力 | OUTPUTS | ||||
| S1 | S0 | Y3 | Y2 | Y1 | Y0 |
| 0 | 0 | 0 | 0 | 0 | 1 |
| 0 | 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 0 | 1 | 0 | 0 |
| 1 | 1 | 1 | 0 | 0 | 0 |
純粋な組み合わせロジックで準安定を実現できますか ?
はい、純粋な組み合わせロジックでは、しばらくの間、準安定状態になる可能性があります。
メタスタビリティとは、「0」または「1」として定義できない状態を指します。 通常、これは、電圧が「0」と「1」の間でスタックしている回路で発生し、発振、不確実な出力、不明瞭な遷移などを引き起こす可能性があります。このような信号が組み合わせ回路を通過すると、基本ゲートに違反する可能性があります。仕様と回路全体に広がります。
たとえば、ここに示されているように、特定の回路を取る場合、AND ゲートと NOT ゲートがあり、実際には回路にはいくらかの伝播遅延があります。 AND ゲートには伝搬遅延があるため、NOT ゲートにも遅延が必要です。 私たちが知っているように、出力は常に定義されるべきですが、出力状態または遷移状態が明確でない、または望ましくない時間間隔 T があります。 その時間間隔でのその状態は、純粋な組み合わせ論理回路の準安定と見なすことができます。
VHDL でのさまざまな組み合わせ論理回路の設計に関する考慮事項。
回路を設計するには、の基本を知っている必要があります VHDL、ブール関数の表現、基本ゲートの表現など。
ここでは、全加算器を例として考えます。
VHDL の場合:
エンティティ FullAdder は
ポート (A、B、C: ビットで;
D、S : アウトビット);
FullAdder の終了
セルフインテスト方式を使用した組み合わせ論理回路の設計とテストの利点
Advantages:
- テストのための低コスト。
- 故障が簡単に検出できます。
- 試験時間の短縮。
- 回路の信頼性を高めるために、セルフテスト方式が使用されます。
組み合わせ論理回路と順次論理回路の違いは何ですか?
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